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産総研、MRAMの3次元積層プロセスを開発

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●産総研は5月16日、次世代不揮発性メモリーとして注目されている、磁気ランダムアクセスメモリー(MRAM)の3次元積層プロセス技術の開発成功を発表した。産総研によると、発表時点で世界初となる。
  
●MRAMは垂直磁化TMR素子をベースとする記録ビットと、ビット選択に用いるCMOS、金属配線(主に多結晶の銅配線)からなり、通常、TMR薄膜は、CMOS形成後に金属配線上に直接形成される。MRAMの大容量化には、原子レベルの不均一性や凹凸によるTMR薄膜のバラツキ抑制、材料の選択が重要だが、多結晶銅配線上へのTMR薄膜形成ではバラツキ抑制や材料の選択肢には限界がある。
  
今回、CMOS形成ウエハー(今回は銅電極形成ウエハーで代用)とTMR薄膜ウエハーを別体形成した後に圧着して接合する、3次元積層プロセス技術によるTMR素子の作製に世界で初めて成功した。この技術開発によりウエハーの別体形成が可能になったことで、薄膜のバラツキが極めて小さく、高性能材料候補の選択肢が広い単結晶材料をMRAM製造に用いる目途が立った。これにより、MRAMの飛躍的な大容量化と高性能化につながると期待される。
●産総研が今回発表した3次元積層技術により、ウエハーの別体形成が可能になったことで、薄膜のバラツキが極めて小さく、高性能材料候補の選択肢が広い単結晶材料をMRAM製造に用いる目途が立った。これにより、MRAMの飛躍的な大容量化と高性能化につながることが期待される。
  
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●上図は今回開発された3次元積層プロセス技術の概要である。(A)はプロセス直前の試料の概要であり、直径150 mmのシリコンウエハー上に、単結晶TMR薄膜よりも機械的強度の弱い多結晶TMR薄膜層を形成したウエハー試料と、直径200 mmのシリコンウエハー上に銅電極層を形成したウエハー試料を別々に作製する。なお、ウエハー径は同じでも異なっていてもよい。両試料とも、表面には金属タンタルの接合層を形成する。
 
●(B)のウエハーダイレクト接合プロセスでは、タンタル接合層の表面同士を接合面として両ウエハーを接合する。接合界面に欠陥や空隙が生じないように、高真空中で両試料のタンタル接合層表面の平坦化と清浄化を行った後、そのまま真空中で両ウエハーの背面から荷重をかけてタンタル接合層同士を接合する。
 
●(C)のウエハー裏面研削プロセスでは、不要となる片方のウエハーを研削して除去する。今回は、多結晶TMR薄膜層のウエハーを裏面から研削して除去した。これらのプロセスを経て、直径200 mmシリコンウエハー上に、銅電極層、タンタル接合層、多結晶TMR薄膜層の順に形成された3次元積層試料が得られたという。
  
(画像は産総研 プレスリリースより)
   
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最終更新 2017年 5月 26日(金曜日) 10:58